FPGA当遵循同步设计原则

1 使用时钟沿触发操作。

2 同步设计中，稳定可靠的数据采样必须遵询：

  有效时钟沿到来前，数据稳定了采样寄存器的setup时间之久；有效时钟到后，数据输入还将稳定保持采样寄存器的hold时间之久。

 3 在组合逻辑之间要串触发器，用时钟打一拍送到下个组合逻辑当中，保证数据稳定性。

4 尽量使用全局时钟，当需要用到门控时钟时，将其与全局时钟操作后作为触发器的使能信号

5 多时钟系统要将异步时钟同步化

*博客内容为网友个人发布，仅代表博主个人观点，如有侵权请联系工作人员删除。