在HDL描述中能使用加法器就不使用减法器，看下面的例子

always@(posedge scl)
 if(ld)
  q <= 3'h0;
 else
  q <= q + 3'h1;

RTL级实现：q <= q +3'h1;

always@(posedge scl)
 if(ld)
  q <= 3'h7;
 else
  q <= q - 3'h1;

RTL级实现：{q,1'b1} <={ q,1'b1} +4'hD;

可见RTL级没有减法器，还是使用加法器来实现，并且要扩展。

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