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verilog的自动扩位陷阱
0750long | 2009-07-17 09:55:04    阅读:1745   发布文章

verilog的自动扩位陷阱

如果a[9:0]=10'b11_1111_1111,则
1、~a[9:6]==0;
2、~a[9:6]==5'b0;
3、~a[9:6]==4'b0;
上面的逻辑表达中,只有3是真的,1,2都是假的。 哈哈 没吓着你吧 原因就是verilog会自动扩位,而3不用扩位。

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