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写verilog就是要简单
0750long | 2010-03-10 21:15:21    阅读:1669   发布文章

写verilog就是要简单

 

 

写verilog就要要简单。因为verilog是要表达实际的电路设计的,只要能表达设计意图,使用的语法越简单越好。简单意味着出错机会少、容易理解、不容易误解。

怎么样才算一个简单的verilog文件呢?

通常一个verilog文件描述一个module。那么这个verilog文件只包括几个最简单部分:

 

1.         模块定义

2.         输入输出定义

3.         连线宽度定义

4.         寄存器定义

5.         寄存器输入组合逻辑定义

6.         输出组合逻辑定义

7.         寄存器赋值

 

各部分的顺序确定,那么整个verilog文件结构就很明晰,设计思路也容易理解。

 

其中第五部分和第六部分的组合逻辑定义,总共使用以下3种方法:

1.         过程赋值

2.         Function描述

3.         模块调用

 

其中function里面包括3种语句:

顺序赋值语句

If语句

Case语句

 

只需以上的语法和结构,就可以描述90%的数字电路。复杂的语法实在需要时必须非常小心,并且一定要附加详细的设计说明。

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