在《搭建Xilinx开发环境（2）------ 使用Modelsim进行功能仿真》介绍了如何利用Modelsim进行Xilinx FPGA的功能仿真。这次介绍一下利用Modelsim进行Xilinx FPGA后仿真的过程。

    Step1：在ISE下产生布局布线后的网表，如下图所示操作：

    执行这一操作后，会在netgen\par文件夹产生两个文件xxx_timsim.v和xxx_timsim.sdf。前者是用来布局布线后的网表文件，后者布局布线后的时延文件。

    Step2：打开Modelsim新建一个工程，将netgen\par文件夹copy到工程目录下，加入xxx_timsim.v文件和testbench文件

    如果这一步没有讲netgen\par文件夹copy到工程目录，那么仿真时会出一下错误：

# ** Error: (vsim-7) Failed to open SDF file "netgen/par/top_timesim.sdf" in read mode.
# No such file or directory. (errno = ENOENT)
# ** Error: (vsim-SDF-3445) Failed to parse SDF file "netgen/par/top_timesim.sdf".
#    Time: 0 ps  Iteration: 0  Region: /glbl  File: F:/FPGA_Project/Xilinx/01_IPcore_test/IPcore_test/work/testbench/post/netgen/par/top_timesim.v
# Error loading design

    Step3：添加一个仿真配置文件，并进行配置。

    这里主要是添加仿真库，以及制定SDF文件，如何添加仿真库已经在《搭建Xilinx开发环境（2）------ 使用Modelsim进行功能仿真》中介绍过了。下图是添加SDF文件的界面：

    这里需要注意Apply to Region项添加的内容IP_core_tb是测试文件名，top_inst是测试文件中例化的顶层模块的例化名。

    Step4：双击仿真配置文件进行仿真，下图是仿真的波形，可以看出信号间有延时：

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