几年前就想着要从Quartus II提供的各种开放资源中“偷”学点什么，可惜总是浅尝辄止，没能坚持下来。一方面是自己懒，缺乏动力；另一方面是没能想到一种有效地记录学习过程、总结学习成果的方法。由于没有合适的学习方法，面对稍微复杂和冗长的代码，往往是学了后面忘前面，看到树木忽视了森林。昨天想通了一种借助博客记录自己学习过程的好方法，就从这篇博客开始尝试一下。


Thu Feb 25 2010 08:37:42 GMT+0800 (China Standard Time) 昨天的收获——仿真环境搭建起来了。

        配置了TSE（Triple Speed Ethernet）的IP core——PCS only，得到了可以运行的仿真环境。这主要要归功于IP core本身提供的一个Tcl脚本，这个脚本提供了生成Altera专用仿真库的命令，这些命令可以重用于其它项目，可以保证Modelsim仿真环境的可移植性，有助于采用版本控制工具管理和维护仿真环境。此外，仿真环境的另外一个重要组成部分是用来生成激励和监视模块的仿真模型库，这也是IP core本身提供的。有了脚本和仿真专用模块，基本上一个具备自检查功能的仿真环境就齐备了。对专用仿真模块的学习也要列到今后的计划中。
        初步分析了Testbench的结构，今天要用FreeMind画一个“脑图”出来，在今后几天的学习过程中不断补充丰富。
        修改了TSE仿真环境的脚本，通过vsim命令的-G选项，实现了对Testbench参数的控制。谁说Testbench就应该是一个没有输入输出的顶层模块，通过参数，也可以实现对Testbench的静态控制（动态控制还是要通过端口来实现的？SystemVerilog?这一点要在对Avalon Verification IP的学习中弄清楚）。


Thu Mar 11 2010 20:46:01 GMT+0800 (CST)  The Fractional Tree of Human Knowledge.

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